RISC-V | |
---|---|
![]() | |
![]() | |
Разработчик | Ассоциация RISC-V, инициатор разработки — Калифорнийский университет в Беркли |
Разрядность |
32 бита, 64 бита, 128 бит (запланировано) |
Представлена | 2010 |
Версии | Unprivileged верс.20191213, privileged верс. 20190608 |
Архитектура | RISC |
Тип | Регистр-регистр |
Кодирование СК | Фиксированный размер командного слова — 32 бита |
Реализация переходов | Cравнение и переход |
Порядок байтов | Little-endian |
Размер страницы | 4 KiB |
Расширения | M, A, F, D, Q, C, E, V, P, B |
Открытая? | Да |
Регистры | |
Общего назначения |
32, включая x0 всегда равный нулю, (16 — только в расширении E и, условно, в C) |
Вещественные | 32 (расширения F, D, G) |
SIMD |
32 векторных регистра длиной от 32 до 2048 бит каждый (расширение V), для ЦПУ рекомендуется 128 бит (Zvl128b) |
Предикатные | нет |
Всего | Регистры статусов, управления, счётчиков и таймеров |
![]() |
RISC-V — расширяемая открытая и свободная система команд и процессорная архитектура на основе концепции RISC[1], предназначенная для создания процессоров/микроконтроллеров и разработки ПО. Спецификации архитектурных описаний RISC-V свободно доступны и бесплатны для любого использования, включая коммерческие реализации непосредственно в кремнии или для конфигурирования ПЛИС. Участие в проектировании и обсуждении спецификаций архитектурных описаний открытое. Система команд имеет зарезервированные в спецификации биты для кодирования расширений без ограничения области применения.