Back فيريلوج (برمجة) Arabic Verilog Catalan Verilog Czech Verilog German Verilog English Verilog Spanish Verilog Estonian وریلاگ Persian Verilog French Verilog HE
| パラダイム | 構造化プログラミング |
|---|---|
| 登場時期 | 1984年 |
| 最新リリース | IEEE/IEC 62530:2011/ 2011年5月19日 |
| 型付け | 弱い静的型付け |
| 影響を受けた言語 | Pascal, C言語,VHDL |
| 影響を与えた言語 | SystemVerilog |
| ライセンス | IEEE/IEC standard |
| 拡張子 | .v |
Verilog（ヴェリログ）は、IEEE 1364として標準化されているハードウェア記述言語（Hardware Description Language; HDL）である。最も重要な用途は、デジタル回路をレジスタ転送レベルで設計・検証することである。また、アナログ回路や混合信号回路の検証や、遺伝子回路の設計にも使用されている[1]。
もともとVerilogは電子回路シミュレーションを行うシミュレータであり、それに使用する言語であった。文法は、プログラミング言語のC言語やPascalに似ている。
後継言語はSystemVerilogで、Verilogの機能的な上位互換である。System Verilogの規格と統合して、「IEEE/IEC 62530:2011 SystemVerilog - Unified Hardware Design, Specification, and Verification Language」と呼ばれる標準になっている。
- ^ “Genetic circuit design automation”. Science 352 (6281): aac7341. (2016). doi:10.1126/science.aac7341. PMID 27034378.